Super-Harvard-Architektur
Super-Harvard-Architektur ist der von Analog Devices geprägte Begriff für eine Modifikation der Harvard-Architektur in digitalen Signalprozessoren.[1] Die Erweiterung besteht darin, dass Befehle in einem Cache zwischengespeichert werden und der Befehlsbus für den Transfer von Operanden verwendet wird. Zudem wird durch direkten Datentransfer zwischen dem Befehls- und Datenspeicher der Prozessor von dieser Aufgabe entlastet.[2][3]
Architektur[Bearbeiten | Quelltext bearbeiten]
Die Super-Harvard-Architektur ist auf größeren Datendurchsatz optimiert und unterscheidet sich in wesentlichen Punkten von der klassischen Harvard-Architektur.
Viele Operationen benötigen zwei Operanden. Dies bedingt drei Buszugriffe, da sowohl der Befehl als auch die beiden Operanden benötigt werden. Um die Zahl der Buszugriffe zu reduzieren und zwei Busse zur Datenübertragung verwenden zu können, wird ein Cache für Befehle verwendet und der Befehlsspeicher auch für Daten verwendet.
Zunächst wird das Problem von aufeinanderfolgenden Zugriffen nur vom Daten- auf den Befehlsbus verlagert, aber durch das Zwischenspeichern des Befehls bleiben beim wiederholten Ausführen beide Busse für die Operanden frei. Der Vorteil des eingesparten Buszugriffs erhöht sich mit jeder Iteration.
Aus Verwendung des Befehlsspeichers für Daten ergibt sich das Problem der Übertragung der Daten in diesen Speicher. Die beiden Speicher wären entsprechend der Harvard-Architektur nur über den Prozessor miteinander verbunden. Eine Datenübertragung unter Einbeziehung des Prozessors würde jedoch die Optimierung durch den Befehlscaches zunichtemachen. Deshalb erfolgt die Datenübertragung zwischen den beiden Speichern mittels DMA.[1][3]
Prozessoren[Bearbeiten | Quelltext bearbeiten]
Analog Devices[Bearbeiten | Quelltext bearbeiten]
Die SHARC-Prozessoren von Analog Devices sind seit 1993 verfügbare 32-Bit-Gleitkomma-DSPs.[4] Das von Analog Devices eingetragene Warenzeichen SHARC ist eine Kontraktion des Architekturnamens.
Zusätzlich zu den beiden grundlegenden Änderungen verfügt dieser Prozessor noch über einen doppelten Satz an Registern und Adressgeneratoren, so dass zwischen den Registern umgeschaltet werden kann. Das ermöglicht einen schnellen Wechsel zwischen zwei Aufgaben, ohne erst Befehl und Daten in die Speicher zurückschreiben und den neuen Befehl und die Daten holen zu müssen. Weiter besitzt er sechs link ports, über die andere gleichartige Prozessoren Daten übermitteln und empfangen können. Zusammen mit dem ebenfalls eingebauten Zeitgeber ist er für Parallelverarbeitung von Daten durch mehrere Prozessoren geeignet.[3]
Die SHARC-Prozessoren zielten ursprünglich auf rechenintensive Applikationen, die Mehrprozessorsysteme erforderten. Dieses Feld wird heute allerdings hauptsächlich von den sogenannten TigerSHARC-Prozessoren aus demselben Haus abgedeckt.
Texas Instruments[Bearbeiten | Quelltext bearbeiten]
Die TMS320C-Prozessorfamilie von Texas Instruments hat ebenfalls eine Super-Harvard-Architektur.[5]
Weblinks[Bearbeiten | Quelltext bearbeiten]
Einzelnachweise[Bearbeiten | Quelltext bearbeiten]
- ↑ a b Steven W. Smith: Chapter 28: Digital Signal Processors - Architecture of the Digital Signal Processor. In: The Scientist and Engineer's Guide to Digital Signal Processing. Abgerufen am 2. Mai 2010 (englisch).
- ↑ SHARC Processor Architectural Overview - Super Harvard Architecture. Analog Devices, archiviert vom am 30. August 2010; abgerufen am 7. Mai 2010 (englisch).
- ↑ a b c DSP processors: memory architectures. In: Introduction to DSP. Bores Signal Processing, archiviert vom (nicht mehr online verfügbar) am 17. Februar 2020; abgerufen am 7. Mai 2010 (englisch). Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.
- ↑ Simon Parry: Analog Devices releases Sharc into DSP waters. In: Electronics Weekly. 13. Oktober 1993, abgerufen am 7. Mai 2010 (englisch).
- ↑ TMS320C40 Digital Signal Processor. (PDF) Texas Instruments, Januar 1996, abgerufen am 7. Mai 2010 (englisch, Datenblatt des Prozessors).
