Intel-Atom-Mikroarchitektur

aus Wikipedia, der freien Enzyklopädie
Wechseln zu: Navigation, Suche

Intel-Atom-Mikroarchitektur ist eine Sammelbezeichnung für verschiedene stromsparende Hauptprozessor-Mikroarchitekturen der Firma Intel. Die Energieeffizienz wird unter anderem durch eine im Vergleich zu Hochleistungsentwürfen geringere Komplexität der Mikroarchitektur erreicht. Die Atom-Mikroarchitekturfamilie umfasst aktuell die Generationen Bonnell, Saltwell, Silvermont und Airmont. Sie kam ursprünglich nur in Intel-Produkten der Marke Atom zum Einsatz.

Technisches[Bearbeiten | Quelltext bearbeiten]

Bei Bonnell handelt es sich um eine Mikroarchitektur mit In-Order-Ausführung. Sie ähnelt damit der Mikroarchitektur der Prozessoren IDT WinChip, VIA C3 und VIA C7 der Firma Centaur Technology; bei Intel selbst war die für die Intel Pentium-1-Familie entwickelte Mikroarchitektur der letzte Entwurf dieser Art. Moderne Out-of-Order-Architekturen wie die Intel-Core-Mikroarchitektur oder AMD64 erreichen ihre hohe Pro-Takt-Leistung (IPC) mit vielen zusätzlichen Funktionen wie Registerumbenennung oder Speculative execution. Für die Implementation dieser Funktionen sind allerdings viele zusätzliche Transistoren nötig, die neben der Vergrößerung der Die-Größe und damit der Produktionskosten auch für eine Erhöhung der Verlustleistung verantwortlich sind. Eine In-Order-Architektur verzichtet auf derartige Funktionen und arbeitet alle Befehle strikt in Reihenfolge ab, die IPC ist deswegen um einiges geringer. Allerdings sind dadurch stromsparende Prozessoren mit einer sehr kleinen Die-Größe möglich, die somit auch kostengünstiger zu produzieren sind. Der Nachteil der geringeren Leistungsfähigkeit spielt in dem Einsatzgebiet dieser Prozessoren eine untergeordnete Rolle. Bonnell wurde für die Fertigung im 45-nm-Prozess entwickelt und erstmals 2008 in Produkten realisiert. Der Shrink auf 32 nm folgte im Jahr 2011 und bekam den Namen Saltwell.

Für die Generation Silvermont (ab 2013) veränderte Intel die Mikroarchitektur hin zur Out-of-Order-Ausführung.[1] Durch die Out-of-order-Befehlsausführung können Maschinenbefehle in den Ausführungseinheiten des Prozessors in einer anderen Reihenfolge ausgeführt werden, als sie im Programmcode stehen. Dadurch können die Stufen der Pipeline besser ausgelastet werden. Aufgrund der Forderung, dass das Ergebnis dieser Operationen das gleiche sein muss wie bei Ausführung in Programmreihenfolge, ist Out-of-Order-Befehlsausführung nur bei Befehlsfolgen möglich, die nicht voneinander abhängig sind. Die Out-of-Order-Befehlsausführung führt zu einer höheren Leistungsaufnahme und größerem Flächenbedarf auf dem Chip, da die entsprechende Logik ja in Form von zusätzlichen Transistoren implementiert werden muss. Dies war ein Grund dafür, dass sie erst mit der 22-nm-Fertigung eingeführt wurde. Die Implementierung führt im Vergleich zur Generation Bonnell zu einer rund 30%igen Steigerung der Rechenleistung pro Thread.[1]

Während Medfield und frühere Plattformen für kohärente on-Chip-Kommunikation die alten FSB-Infrastruktur nutzen, kommt in auf den neuen Silvermont-basierten SoCs die sogenannte In-Die-Schnittstelle (IDI) aus Nehalem und Westmere zum Einsatz.[2]

Hyper-Threading[Bearbeiten | Quelltext bearbeiten]

Bei einigen Prozessor-Modellen wirkt Intel der geringen IPC mit dem bereits von der NetBurst-Architektur (z. B. Intel Pentium 4) bekannten Hyper-Threading entgegen. Hyper-Threading bzw. Simultaneous Multithreading ermöglicht eine möglichst gute Auslastung der Ausführungseinheiten eines Prozessors, wodurch die Ausführungsgeschwindigkeit je nach Anwendungsfall teilweise drastisch erhöht werden kann.

Bei der nächsten Generation (Silvermont) hat Intel nun wegen der 22-nm-Fertigung genug Chipfläche (dank Schrumpfen der Transistoren), mehrere Cores zu implementieren statt auf Hyper-Threading setzen zu müssen – Multi-Core statt Multi-Threading. Die Energieersparnis durch den Entfall des Hyper-Threadings wurde in das Out-of-Order-Design investiert, das wiederum half, die Ressourcen optimal auszunutzen. Es stellte sich heraus, dass bei der 22-nm-Fertigung Intel für Hyper-Threading ungefähr die gleiche Chipfläche benötigt hätte wie Silvermont für die Re-Order-Puffer und Out-of-Order-Logik belegt, so gab es nicht einmal einen kleinen Nachteil durch den Wechsel von Hyper-Threading zu Out-of-Order-Befehlsausführung. Gerade unter Berücksichtigung der Tatsache, dass die meisten Apps für Smartphones und Tablets für Multithreading nur bedingt geeignet sind, ist dies eine weitere große Verbesserung, da jedes Programm, auch wenn es nur für Single-Threading entwickelt wurde, von der Out-of-Order-Befehlsausführung profitiert.[1]

Befehlssatz[Bearbeiten | Quelltext bearbeiten]

Grundsätzlich ist die Atom-Mikroarchitektur eine 64-Bit-Architektur und kann somit Intel 64 bzw. AMD64 unterstützen. Mit Ausnahme der Atom-Prozessoren 230, 330, sowie N450 bis N550 und D410 bis D525 sind aber alle Implementierungen auf 32 Bit beschränkt.[3] Die Befehlssatzerweiterungen MMX, SSE, SSE2, SSE3 und SSSE3 sind implementiert.

Die Architektur der nächsten Generation bietet dank 22-nm-Fertigung jetzt auch hier Raum für Verbesserungen: Silvermont bringt ISA-Kompatibilität bis zum Westmere-Prozessor mit (Intels Core-Mikroprozessor-Architektur aus dem Jahr 2010). Es werden jetzt SSE4.1, SSE4.2, POPCNT und AES-NI unterstützt, nicht jedoch moderne Befehlssatzerweiterungen wie AVX. Silvermont ist dafür fähig, auch 64-bit-Code abzuarbeiten.[1]

Hintergründe[Bearbeiten | Quelltext bearbeiten]

Mit dem Trend zu Notebooks und hier im Speziellen zu kleinen, kostengünstigen Geräten, den sogenannten Netbooks, wuchs der Druck auf Intel, entsprechende Prozessoren für diese Marktsegmente anzubieten. So verbaute etwa Asus in der ersten Generation seiner Eee PC Serie eine niedrig getaktete Celeron-CPU um die Vorgaben hinsichtlich Energiekonsum und Abwärme einzuhalten. Zusammen mit der Definition neuer Geräteklassen wie Mobile internet devices (MID) versucht Intel nun seine Lösungen in diesen Marktsegmenten zu positionieren. Um dies zu erreichen, ist man auf sehr stromsparende Prozessoren angewiesen, die mit einer In-Order-Architektur verwirklicht werden können.

Produktimplementierungen[Bearbeiten | Quelltext bearbeiten]

Die Bonnell-Mikroarchitektur und ihr Shrink Saltwell wurden lediglich in CPUs und SoCs der Marke Intel Atom implementiert. Seit der Generation Silvermont kommen die Entwürfe darüber hinaus auch in den Produktreihen Intel Celeron Nxxxx und Jxxxx sowie Intel Pentium Nxxxx und Jxxxx zum Einsatz.

Einzelnachweise[Bearbeiten | Quelltext bearbeiten]

  1. a b c d Frank Riemenschneider: Intels Silvermont energieeffizienter als ARM?. In: elektroniknet.de. 16. Mai 2013. Abgerufen am 31. Mai 2013.
  2. Frank Riemenschneider: Die Mikroarchitektur von Intels Silvermont im Detail. In: elektroniknet.de. 22. Mai 2013. Abgerufen am 15. September 2013.
  3. Intel Atom Prozessor - Spezifikationen. Intel. Archiviert vom Original am 16. April 2011. Abgerufen am 28. August 2010.

Siehe auch[Bearbeiten | Quelltext bearbeiten]

Quellen[Bearbeiten | Quelltext bearbeiten]

Weblinks[Bearbeiten | Quelltext bearbeiten]