Planartechnik

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Die Planartechnik (auch Planarprozess) ist ein in der Halbleiterfertigung benutzter Prozess zur Herstellung von Transistoren und integrierten Schaltungen. Der Prozess wurde von Jean Hoerni bei Fairchild Semiconductor für die Herstellung von lateralen Bipolartransistoren entwickelt (1958) und patentiert.[1][2] Mit der Planartechnik und deren Weiterentwicklung war es erstmals möglich, mehrere Transistoren, Dioden und Widerstände auf einem Substrat (Chip) zu platzieren und zu verbinden.

Hintergrund und Funktionsweise[Bearbeiten]

Der wesentliche Punkt der Planartechnik ist die Änderung der Teilprozessreihenfolge gegenüber der üblichen Fertigung von Mesa-Bauelementen (vgl. Mesatransistor). Bei Mesa-Bauelementen wurde die passivierende Oxidschicht erst nach der Herstellung der Basis abgeschieden. Sie diente vor allem dazu, die Emitter-Diffusionszone zu maskieren, und wurde später wieder entfernt – damals ging man davon aus, dass das Oxid während der Diffusion verunreinigt wird und entfernt werden muss. Die Mesastruktur hatte daher zwei große Nachteile, zum einen bedurfte sie großer geätzter Bereiche (flächenintensiv), um die Transistoren ausreichend klein für „Hochfrequenzanwendungen“ zu machen, zum anderen waren die Transistoren durch die fehlende Passivierung anfällig für Verunreinigungen, die beispielsweise erhöhte Verlustströme an den Oberflächen oder den Ausfall des Transistors bewirkten.

Hoernis Überlegung war es, die empfindlichen Übergangsbereiche der unterschiedlich dotierten Zonen (vgl. pn-Übergang) in das Substratmaterial einzubetten und die Oberfläche durch eine vor der Diffusion aufgebrachte nichtleitende Schicht zu passivieren, vgl. thermische Oxidation von Silizium. Auf diese Weise konnten die empfindlichen Bereiche während der Produktion vor Verunreinigungen geschützt werden.

Die Herstellung der aktiven Bereiche (Basis, Emitter und Kollektor, später beim MOSFET Source und Drain) erreichte Hoerni, indem er die Passivierungsschicht durch fotolithografische Strukturierung und Ätzen der Passivierungsschicht lokal öffnete und somit den Halbleiterkristall lokal freigab. Die freigelegten Bereiche konnten anschließend durch Diffusion dotiert oder durch die Verbindungsdrähte kontaktiert werden. Die im Vergleich zu den damaligen genutzten Fertigungsfolgen planare Oberfläche vereinfachte zudem die mehrmalige Nutzung einer fotolithografischen Strukturierung. Zusammen mit dem erneuten Auftrag einer passivierenden Schicht auf die bereits freigelegten Gebiete ermöglichte dies eine weitere Dotierung von Teilbereichen oder anderen Gebieten sowie die Herstellung von elektrischen Kontakten.

Abgewandelter Planarprozess zur Herstellung eines MOS-Feldeffekttransistors[Bearbeiten]

Auch die heutzutage in integrierten Schaltkreisen genutzten MOS-Feldeffekttransistoren können in Planartechnik gefertigt werden. Dabei gibt es sehr unterschiedliche Prozessfolgen für die Herstellung der Gate-Elektrode sowie der Source- und Drain-Gebiete. Das im Folgenden gezeigte Grundkonzept wird im Wesentlichen auch bei der Herstellung heutiger Spitzenprodukte der Mikroelektronik angewendet. Durch den komplexeren Aufbau der dort genutzten Transistoren werden jedoch weitere Strukturierungs-, Abscheidungs- und Ätzschritte benötigt.

Nach der Passivierung erfolgt eine weitere fotolithografische Strukturierung und lokale Öffnung der Passivierungsschicht zur Kontaktierung der aktiven Gebiete und der Gate-Elektrode. Die Verbindung mehrerer Transistoren zu einer Schaltung erfolgt durch anschließend abgeschiedene und strukturierte Leiterbahnebenen.

Weblinks[Bearbeiten]

Einzelnachweise[Bearbeiten]

  1. Patent US3064167: Semiconductor device. Angemeldet am 15. Mai 1960, Erfinder: J. A. Hoerni.
  2. Patent US3025589: Method of Manufacturing Semiconductor Devices. Angemeldet am 1. Mai 1959, Erfinder: J. A. Hoerni.