Synchroner Schaltkreis

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Ein synchroner Schaltkreis ist eine Digitalschaltung bestehend aus taktflankengesteuerten Flipflops welche alle von einem zentralen Taktsignal aus getaktet werden. Üblicherweise werden alle komplexen integrierten Digitalschaltungen wie Mikroprozessoren oder verschiedenartige digitale Peripheriebausteine als synchrone Digitalschaltung aufgebaut, da dies kontrollierbare Zeitverhältnisse zwischen den einzelnen Schaltungsteilen erlaubt. Synchrone Schaltungen stellen die bevorzugte Entwurfsmethode von Digitalschaltungen in Field Programmable Gate Arrays (FPGAs) dar.[1]

Synchrone Schaltkreise mit Rückkopplungen können als synchrones Schaltwerk bzw. synchroner Zustandsautomat beschrieben werden. Übergänge von einem Zustand in den nächsten erfolgen im fixen Zeitraster des Taktsignals. Typische synchrone Schaltwerke sind Mikroprozessoren welche mit einem zentralen Takt als sogenanntes Eintaktsystem betrieben werden. Daneben gibt es noch Mehrtaktsysteme bei denen alle Taktsignale eine definierte Phasen- und Frequenzbeziehung zueinander aufweisen und im weiteren Sinn als synchron bezeichnet werden.

Den Gegensatz stellen asynchrone Schaltkreise dar, welche kein zentrales Taktsignal aufweisen und aufgrund der schwierigeren Handhabung bei komplexeren Schaltungen, bis auf wenige Ausnahmefälle, nur geringe praktische Relevanz aufweisen.

Eigenschaften[Bearbeiten]

Wesentliches Merkmal digitaler synchroner Schaltungen ist die Taktfrequenz. Dabei wird bei taktflankengesteuerten Flipflops, welche als elementare Speicherelemente dienen, mit der Taktflanke der Zustand am Eingang in den Speicher aufgenommen und bis zur nächsten Taktflanke gehalten. Die Periodendauer, das ist die Zeit zwischen zwei benachbarten Taktflanken, gibt die maximale „Verarbeitungsgeschwindigkeit“ eines synchronen Schaltkreises an. Limitiert ist die Taktfrequenz nach oben bzw. die Periodendauer nach unten unter anderem durch die Signallaufzeiten der Datensignalpfade zwischen den einzelnen Stufen und den Zeiten welche für logische Verknüpfungen zwischen den Speicherelementen benötigt wird. Dabei ist zu beachten, dass nicht nur die Datensignale eine bestimmte Laufzeit aufweisen, sondern auch das Taktsignal, was zu unerwünschten Race Conditions und Taktversatz (englisch clock skew) führen kann.

Literatur[Bearbeiten]

  •  Jürgen Reichardt, Bernd Schwarz: VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme. 5. Auflage. Oldenbourg Wissenschaftsverlag, 2009, ISBN 978-3-486-58987-0.

Einzelnachweise[Bearbeiten]

  1. Clock Skew and Short Paths Timing (PDF; 884 kB), Application Note AC198, 2011, engl.