Power-Architektur
Die IBM Power-Architektur (ein Backronym für Performance optimized with enhanced RISC) ist der Urvater und der Großrechnerzweig der PowerPC-CPU von IBM. Sie kommt (bis POWER4+) in den iSeries, ehemals AS/400, den pSeries, ehemals RS/6000, und inzwischen mit Power5+-Prozessoren in den Systemen IBM eServer p5 und eServer i5 zum Einsatz.
POWER
Aus der ursprünglichen Power-Familie wurde zunächst der Ein-Chip-Prozessor PowerPC 601 abgewandelt, welcher aus dem Zusammenschluss von Apple, IBM und Motorola hervorging (AIM-Allianz). Die Power-Architektur fand schnell in den Bereichen der Workstation-Computer (Apple), in eingebetteten Systemen sowie in der Raumfahrt Verwendung.
POWER2
Aus dem 1993er Acht-Chip-Prozessor POWER2 wurde 1996 der POWER2 SC, der erste Power-Prozessor aus einem Chip, abgeleitet, und noch bis 1999 verkauft.
POWER3
1998 erschienen der POWER3 und der POWER3-II mit 64-Bit-CMOS6S2-Technologie, und 225 mm² (POWER3) bzw. 170 mm² (POWER3-II) Die-Fläche.
POWER4
Die IBM p690, genannt Regatta, realisierte erstmals auf einem Chip zwei CPU-Kerne (zunächst ab 2001 POWER4, 180 nm, 1,1–1,3 GHz), einen gemeinsamen L2-Cache und eine sehr schnelle Switch-Schnittstelle. Aber auch die Verbindungsschnittstellen dieser Chips waren neuartig. So wurden vier dieser Prozessorkerne auf einem gemeinsamen Multi-Chip-Modul (MCM) verbunden; IBM erreichte damit die extrem hohe Packungsdichte von acht CPUs auf einer Fläche von 90 cm². Die Regatta erreichte mit 32 POWER4+-CPUs (ab 2002: 130 nm, 1,2–1,9 GHz, 267 mm², 185 Mio. Transistoren) im März 2004 eine Spitzenleistung von über 1 Mio. Punkten im Datenbank-Benchmark tpm-C.
Aus dem POWER4 ging der von IBM entwickelte PowerPC 970 hervor, der von Apple als G5 bezeichnet wurde. Er gilt als Nachfolger des PowerPC G4, der von Motorola stammte.
Power5
Power5 130 nm 1,5; 1,65; 1,9 GHz Dual-Core-Prozessor, 389 mm², 276 Mio. Transistoren, mit Simultaneous Multithreading (SMT) und integriertem Speichercontroller. Cache: 64k2w-lru (Instruktionen) und 32k4w-lru (Daten). L2-Cache 1.92m10w-lru. in partitionierbaren pSeries und iSeries SMP-Servern von 1 bis 64 CPUs, 1 GB–2 TB Hauptspeicher und 5 – 240 PCI-X-Slots. Ein Multi-Chip-Module mit vier CPU-Chips (also acht Kernen) und vier 36 MB L3-Cache-Chips besteht aus 89 Metalllagen mit insgesamt 5370 I/O-Pins, von denen 2313 Signalpins sind und 3057 für die Energiezufuhr benötigt werden.
Power5 von 2004 ist die Weiterentwicklung von POWER4. Zusätzlich zur POWER4-Architektur befindet sich auf dem Chip das L3-Directory und der Memory-Controller, dazu kommt eine höhere Taktung. Power5 ist bis zu dreimal leistungsfähiger als POWER4. IBM behauptete, dass dieses für die damals beste Skalierbarkeit (linear bis 64 Wege) aller am Markt angebotenen Server sorgte. Als weitere einzigartige Funktionalität bietet die Power5-Architektur mit der Advanced Power Virtualization (APV) unter anderem die Möglichkeit, die physikalischen CPUs in virtuelle CPUs aufzuteilen, die dann wieder zwischen den verschiedenen logischen Partitionen (LPARs) im laufenden Betrieb dynamisch und automatisch verteilt werden. APV wird seit dem 21. Dezember 2008 unter dem Namen PowerVM verkauft.
Am 4. Oktober 2005 kündigte IBM den Power5+ 90 nm Dual-Core-Prozessor mit 1,5 oder 1,9 GHz an.[1] Ab Mitte 2006 gab es Single- und Dual-Core-Power5+-Prozessoren mit bis zu 2,3 GHz.[2]
Power6
Der Power6-Prozessor wurde ab 2007 im 65-nm-Verfahren gefertigt und hat eine Die-Fläche von 341 mm². Auf dieser Fläche sind über 790 Millionen Transistoren[3]. Das meiste der Fläche wird vom 8 MiB fassenden L2-Cache belegt, wovon jedem Core die Hälfte, also 4 MiB, zugeteilt werden. Die Größe des L1-Caches ist 128 KiB, aufgeteilt in 64 KiB Daten- und 64 KiB Instruktionscache. Der externe L3-Cache in der Größe von 32 MiB ist mit einer Bandbreite von 80 GiB/s ansprechbar. Die Power6-Prozessoren sind mit 4,2; 4,7 und 5,0 GHz Taktfrequenz erhältlich.
IBM sieht diesen Prozessor im Bereich von Unternehmensdatenbanken (z.B. IBM System p und IBM System i) sowie Hochleistungsrechnern, wie sie im Flugzeugbau und bei Unfallsimulationen im Automobilbau benötigt werden.
Power7
Der Power7 ist 2010 auf den Markt gekommen und besteht aus bis zu acht Kernen, wovon jeder Kern parallel bis zu vier Threads ausführen kann. Die CPU wird in 45 nm gefertigt und die maximale Taktfrequenz liegt bei 4,1 GHz.[4][5]
Aktuell ist die Power7+-CPU welche in 32 nm gefertigt wird und nun einen Maximaltakt von 4,42 GHz erreicht.[6]
Power8
Auf der Hot-Chips-25-Konferenz im Jahr 2013 hat IBM die Power8-CPU mit 12 Kernen vorgestellt. Jeder der 12 Kerne, welche auf je 512 KB L2-Cache und gesamt auf 96 MB L3-Cache und 128 MB L4-Cache zugreifen können, ist in der Lage mittels Simultaneous Multithreading bis zu 8 Threads gleichzeitig auszuführen. Power8 wird im 22-nm-Verfahren hergestellt und hat eine Die-Fläche von 650 mm². Über einen mit 32 Kanälen angebundenen Speicherkontroller können bis zu 1 TByte DDR3-1600-RAM angebunden werden. Die CPU-Takfrequenz reicht, je nach Konfiguration, von 3,02 bis 4,15 GHz.[7]
Einzelnachweise
- ↑ The Register: IBM pumps Unix line full of Power5+ (englisch) vom 4. Oktober 2005
- ↑ The Register: IBM begins third phase of Power5+ journey (englisch) vom 11. Juli 2006
- ↑ Power6 Fact Sheet, 21. Mai 2007.
- ↑ Heise online: Technische Details zu IBMs POWER7-Prozessoren und -Servern
- ↑ IBM: Power-Hardware
- ↑ Heise online: IBM erweitert Server-Linie mit Power7+-Prozessor
- ↑ http://www.redbooks.ibm.com/abstracts/redp5097.html