Layoutsynthese

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Unter Layoutsynthese versteht man das automatisierte Erstellen der geometrischen Anordnung der Zellen und ihrer Verbindungen beim Layoutentwurf eines integrierten Schaltkreises. Eingangsinformationen sind die im Schaltungsentwurf erstellte Netzliste sowie Bibliotheksinformationen zu den Zellen und Technologie-Informationen. Ergebnis der Layoutsynthese ist die graphische, ebenenspezifische Abbildung aller Elemente der Schaltung, oft im GDSII- oder OASIS-Fileformat.

Beschreibung[Bearbeiten]

Bei der Layoutsynthese überführt man unter Nutzung von Bibliotheks- und Technologie-Informationen die Netzliste einer Schaltung in ihre reale geometrische Darstellung. Dabei werden alle Schaltungselemente (Zellen/Gatter, Makrozellen, Transistoren usw.) in ihrem geometrischen Abbild (Form, Abmessung, Ebenenzuordnung) dargestellt und ihre räumliche Anordnung (Platzierung) sowie die konkreten Verbindungsstrukturen (Verdrahtung) zwischen ihnen ermittelt. Im Ergebnis liegt die Layoutdarstellung der Schaltung vor, die z. B. nach ihrer Verifikation ebenenspezifisch auf Masken übertragen wird und so die Herstellung einer integrierten Schaltung ermöglicht.

Die Layoutsynthese erfolgt immer unter Einbeziehung von Technologie-Informationen, die als sog. Entwurfsregeln (Design Rules) die technologie-korrekte Layouterstellung erst ermöglichen. Beispielsweise müssen die minimalen Leiterzugbreiten bekannt sein, bevor diese angeordnet werden können. Die Entwurfsregeln werden dabei aus den Grenzwerten des technologischen Implementierungsprozesses und den elektrischen Eigenschaften des verwendeten Materials abgeleitet. Aufgrund der Einbeziehung von Technologie-Informationen ist die Layoutsynthese auch der erste Schritt, bei dem der Entwurf digitaler Schaltkreise technologieabhängig wird. Das hat konkrete Auswirkungen bei der Technologie-Transformation, d. h. der Überführung einer erprobten und beizubehaltenden Schaltung auf eine neue Technologie: Hier müssen in der Regel die vor der Layoutsynthese liegenden Schritte nicht erneut durchgeführt werden. Lediglich die Layoutsynthese sowie die nachfolgenden Schritte sind unter Nutzung der neuen Technologie-Informationen, und damit auch unter Einbeziehung einer veränderten Zellenbibliothek, erneut abzuarbeiten.

Ablauf[Bearbeiten]

Aufgrund ihrer Komplexität wird die Layoutsynthese in einzelne Teilabschnitte unterteilt. Beim digitalen Chipentwurf kann man z. B. die folgenden Schritte anwenden:

  • Partitionierung – Aufteilung einer Schaltung in Teilschaltungen bzw. Schaltungsblöcke, die einzeln entworfen werden können
  • Floorplanning – Festlegung der Formen und der Anordnung der Schaltungsblöcke sowie der Belegungen deren Außenanschlüsse
  • Verdrahtung der Stromversorgungs- und Massenetze – Verteilen von Stromversorgung (Vdd) und Massenetz (Gnd) über die Chipfläche
  • Platzierung – Exakte Anordnung aller Zellen in einem Schaltungsblock
  • Verdrahtung der Taktnetze (Clock-Tree-Synthese) – Festlegen des Layouts der Taktnetze sowie evtl. notwendiger Verstärker (Buffer)
  • Globalverdrahtung – Globale Zuordnung der einzelnen Signalnetze zu Verdrahtungsregionen
  • Feinverdrahtung – Exakte Einbettung der Signalnetze auf Spuren und Lagen innerhalb der bereits zugewiesenen Verdrahtungsregionen
  • Kompaktierung bzw. Timing Closure – Optimierung der Layoutfläche bzw. anderer Schaltungsparameter.

Layoutsynthese beim Analogentwurf[Bearbeiten]

Beim Analogentwurf von integrierten Schaltungen wird die Erzeugung des geometrischen Abbildes eines im Schaltplan definierten Schaltungselementes oft mittels sog. (Layout-) Generatoren durchgeführt. Diese sind automatisch in der Lage, anhand der dem Schaltungselement (z. B. einem Widerstand) im Schaltplan zugeordneten elektrischen Eigenschaften (wie z. B. dem Widerstandswert), seine geometrische Darstellung abzuleiten (z. B. Länge und Breite auf einer bestimmten Ebene).

Siehe auch[Bearbeiten]

Literatur[Bearbeiten]

  • J. Lienig: Layoutsynthese elektronischer Schaltungen – Grundlegende Algorithmen für die Entwurfsautomatisierung; Springer (2006), Berlin, Heidelberg, New York, ISBN 978-3-540-29627-0.
  • V. Meyer zu Bexten: User-Controlled Layout Synthesis for Analog Integrated Circuits; Shaker (1994), Aachen, ISBN 3-8265-0093-8.
  • A. Kahng, J. Lienig, I. Markov, J. Hu: VLSI Physical Design: From Graph Partitioning to Timing Closure; Springer (2011), Berlin, Heidelberg, New York, ISBN 978-90-481-9590-9.

Weblinks[Bearbeiten]