Vertikale Redundanzprüfung

aus Wikipedia, der freien Enzyklopädie
Wechseln zu: Navigation, Suche

Die vertikale Redundanzprüfung (engl. vertical redundancy check, daher oft VRC oder auch Querparitätsprüfung) ist ein Verfahren zur Fehlererkennung mittels Paritätsbit (auch Parity-Bit genannt) bei digitaler Datenübertragung.

An jedes Datenwort wird ein zusätzliches Bit (Paritätsbit) angehängt, so dass Parität entsteht. Das heißt, dass die Quersumme über die einzelnen Bits des Datenworts, eine gerade (gleiche Parität) oder ungerade (ungleiche Parität) Zahl ergeben muss. So können bei der Datenübertragung 1-Bit Fehler erkannt werden. Treten zwei Bitfehler zur gleichen Zeit auf, kann dies mit Paritätsprüfverfahren nicht erkannt werden. Das folgende Beispiel zeigt einige 8-Bit Datenwörter mit angehängtem Paritätsbit (rot dargestellt) zur Herstellung gleicher Parität:

   11011101|0 (Quersumme: 6)
   10111001|1 (Quersumme: 5)
   00110011|0 (Quersumme: 4)

Siehe auch[Bearbeiten]