SerDes

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Ein Serialisierer/Deserialisierer (abgekürzt SerDes) ist in der Digitaltechnik eine Kombination von speziellen Multiplexer und Demultiplexer die gemeinsam genutzt werden um Daten seriell zwischen zwei parallelen Endpunkten zu übertragen. Die zu übertragenden parallelen Daten werden im Serialisierer in einen seriellen Datenstrom mit hoher Bitrate umgewandelt, seriell übertragen, und im Deserialisierer zur weiteren Verarbeitung wieder parallel ausgegeben. Die serielle Schnittstelle, übliche Übertragungsmedien sind symmetrische Signalübertragungen mittels Low Voltage Differential Signaling (LVDS) oder Lichtwellenleiter (LWL), ist bezüglich der parallelen Schnittstelle transparent. Der Vorteil von SerDes besteht in der geringeren Anzahl an Leitungen im Vergleich zu parallelen Übertragung, und das Vermeiden von Taktversatz, was insbesondere bei Backplanes von Vorteil ist.[1]

Aufbau[Bearbeiten]

Prinzip des Serialisierer und Deserialisierer mit dazwischen liegender serieller Übertragung

Der Serialisierer, in diesem Zusammenhang auch als englisch Parallel In Serial Out (PISO) bezeichnet, besteht typischerweise und in den Grundausstattung aus einem parallelen Dateneingang, Wortbreiten von 8 bis 24 Bit sind üblich, dem seriellen Ausgang und einer in der Abbildung nicht dargestellten Taktleitung, welche das Eintreffen eines neuen Datenwortes anzeigt. Der Deserialisierer, auch als englisch Serial In Parallel Out (SIPO) bezeichnet, ist dazu fast spiegelbildlich aufgebaut und besteht aus einen seriellen Eingang und parallelen Datenausgang.

Die primäre Grundfunktion wird durch Schieberegister realisiert, darüber hinaus besitzen SerDes-Bausteine zusätzliche Funktionseinheiten für die Takterzeugung auf der Seite des Serialisierer und Funktionseinheiten zur Taktrückgewinnung auf Seiten des Deserialisierers. Dazu werden verschiedene Formen von Phasenregelschleifen (PLL) eingesetzt.

Es gibt vier grundlegende SerDes-Verfahren welche im Folgenden näher dargestellt sind.[1] Die Komplexität der einzelnen Verfahren nimmt nach unten hin zu.

Parallel-Clock SerDes[Bearbeiten]

Der serialisierte Datenstrom wird mit einem separaten Referenztakt gesendet. Der Vorteil ist die etwas geringere Schaltungsaufwand. Der Nachteil ist, dass zwei Leitungen für die Übertragung (serielle Daten und Taktleitung) nötig sind und sich damit die Probleme des Taktversatz (clock skew) nur durch zusätzliche Maßnahmen reduzieren lassen. Erste verfügbare SerDes-Verfahren waren nach diesem Prinzip aufgebaut.

Embedded-Clock SerDes[Bearbeiten]

In die seriellen Datenübertragung wird im Serialisierer zusätzlich das Taktsignal integriert (englisch embedded) und der Deserialisierer gewinnt daraus den Empfangstakt. Der Vorteil ist, dass nur noch eine Übertragungsleitung notwendig ist und Probleme durch Taktsignalabweichung reduziert sind. Nachteilig ist der deutlich höhere Schaltungsaufwand für die Synchronisierung und Taktrückgewinnung.

8b/10b SerDes[Bearbeiten]

Bei diesem SerDes-Verfahren wird zusätzlich ein Leitungscode nach dem namensgebenden 8b10b-Code eingesetzt. Der Vorteil besteht darin, dass das resultierende serielle Signal gleichanteilsfrei ist und daher über Impulstransformatoren oder Lichtwellenleiter übertragen werden kann.

Bit-Interleaved SerDes[Bearbeiten]

Bei dem Bit-Interleaved SerDes, deutsch etwa „Bit-Verschränkung“, werden mittels Interleaving mehrere serielle Datenströme als paralleles Datensignal aufgefasst und mit entsprechender Leitungscodierung zu einem übergeordneten, hochfrequenten Datenstrom zusammengefasst. Dieses Verfahren wird manchmal zu dem Bereich der SerDes-Verfahren gezählt, obwohl es funktionell Überschneidungen mit typischen Multiplexverfahren aus dem Bereich der Telekommunikationsnetze für Weitbereichsdatenübertragung wie der Synchrone Digitale Hierarchie (SDH) und SONET aufweist.

Quellen[Bearbeiten]

  1. a b Dave Lewis: SerDes Architectures and Applications. National Semiconductor, DesignCon, 2004, abgerufen am 8. März 2013.