Intel-Sandy-Bridge-Mikroarchitektur

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Die Intel-Sandy-Bridge-Mikroarchitektur ist eine von Intel entwickelte Mikroarchitektur, auf deren Basis erste Modelle im Januar 2011 vorgestellt wurden. „Sandy Bridge“ basiert teilweise auf den Vorgängerarchitekturen „Core“ und „Westmere“, wobei einige Elemente sogar noch aus der Netburst-Architektur stammen. Intel selbst verweist auf Sandy-Bridge Prozessoren als „2nd Generation Intel Core Processors“ und auf Ivy-Bridge Prozessoren als „3rd Generation Intel Core Processors“.[1]

Entwicklung[Bearbeiten]

Ursprünglich ist die Sandy-Bridge-Architektur unter dem Codenamen „Gesher“ entwickelt worden und wurde erstmals auf dem Intel Developer Forum 2006 vorgestellt.[2] Auf dem IDF 2007 wurde der Name dann in „Sandy Bridge“ geändert.[3]

Die Sandy-Bridge-Architektur wurde vom selben Entwicklungsteam entwickelt, das bereits die Core-Architektur herausbrachte (Intel's Israel Development Center, IDC, in Haifa). Im Vergleich zur Nehalem-Architektur, die von einem anderen Entwicklungsteam stammt, wurde die Pipeline wieder verkürzt, während sie bei der Nehalem-Architektur von 14 auf 16 Pipelinestufen verlängert wurde.

Technik[Bearbeiten]

Aufgrund der weiteren Integration von Komponenten wie dem Grafikprozessor (GPU) und der Auslegung der Architektur für mehr als vier Kerne hat Intel die Architektur modular aufgebaut und sich von der klassischen Crossbar zur Anbindung des Last Level Caches (L3-Cache) verabschiedet. Stattdessen werden die Caches mit Kernen, dem Speichercontroller und der GPU mit einem internen Ringbus verbunden. Dieser Ringbus besteht dabei aus vier Links: Einem 256-Bit-Datenring, einem „Request-Ring“ (request = anfordern), einem „Acknowledge-Ring“ (acknowledge = bestätigen) und einem Snoop-Ring (snoop = lauschen, spionieren). Der Ringbus verläuft dabei über dem Cache und nimmt keine zusätzliche Die-Fläche in Anspruch. Bei einem mit 3 GHz getakteten Prozessor beziffert Intel die Bandbreite pro Verbindung auf theoretische 96 GB/s.

Zu den umfassendsten Architekturänderungen gehört auch der Nachfolger der SSE4-Befehlssatzerweiterung. Die neue Instruction-Set-Erweiterung wird nun als AVX bezeichnet, was für Advanced Vector Extensions steht (dt.: fortgeschrittene Vektor-Erweiterungen). Während SSE4 auf 128 Bit breiten Registern rechnet, sind für AVX 256 Bit breite Register nötig. Durch die doppelt so breiten Register können nun bis zu acht Gleitkomma- oder Integer-Operanden in einem Vektor zusammengefasst werden und anschließend mit dem Vektor gewöhnliche arithmetische oder logische Operationen durchgeführt werden. Aufgrund der Einführung von 256-Bit-Befehlen hat Intel die aus der Netburst-Architektur bekannte „Physical Register File“ (PRF) wieder eingeführt. Während bei der Core- und Nehalem-Architektur die Operanden stets mitgeführt wurden und daher zusätzliche Puffer benötigten, die mit den großen 256-Bit-Befehlen hätten weiter vergrößert werden müssen, kann mit der PRF auf diese zusätzlichen Puffer verzichtet werden, da nun mit einem Pointer (Zeigervariable) auf PFR diese Operanden erreichbar sind. Die Abarbeitung von 256-Bit-Befehlen geschieht über das Zusammenschalten der Gleitkomma- mit der SIMD-Integer-Pipeline, was mittels zusätzlicher Transistoren erreicht wird, zudem wurden einige Funktionen zwischen den Pipelines getauscht. Dieses Vorgehen erspart das Aufbohren einer Pipeline von 128-Bit-Registern auf 256-Bit-Register, allerdings ist auch der mögliche Durchsatz kleiner. Zudem unterstützt die aktuelle Umsetzung keine Fused-Multiply-Add (FMA) mit 256-Bit-Befehlen.

Als weitere Neuerung ist der sogenannte „Dynamic Turbomode“ bekannt geworden. Zusätzlich zu den Funktionen die aus der Nehalem/Westmere-Architektur bekannt sind, können die Sandy-Bridge-Prozessorkerne kurzfristig über die TDP hinaus ihren Turbo-Takt anheben, falls der Prozessor vorher im Idle war und damit kurzfristig höher belastet werden kann. Bei Dauerbelastung regelt sich der Prozessor dann wieder auf die vorgeschriebene TDP herunter. Während die Grafikeinheit beim mobilen Ableger „Arrandale“ der Westmere-Architektur noch per Treiber in speziellen Fällen übertaktet wurde, bindet Intel die GPU bei Sandy Bridge nun mit in den hardwarebasierten Turbo-Modus ein. Wie auch bei der Nehalem/Westmere-Architektur ist eine „Power Control Unit“ verbaut, also ein Mikrocontroller, der die Energieflüsse überwacht und steuert. Die Kerne mit den Caches, die Grafikeinheit und die integrierte North-Bridge (Speicher- und PCIe-Controller, DMI) sind jeweils getrennt an ihre eigene Energieversorgung angebunden und können dynamisch passend zur Auslastung geregelt werden.

Ivy Bridge[Bearbeiten]

Ivy Bridge wurde am 23. April 2012 vorgestellt. Prozessoren auf Basis von Ivy Bridge werden in einem 22-nm-Fertigungsverfahren hergestellt, das nicht mehr der bislang üblichen Planartechnik entspricht, sondern sogenannte Multigate-Feldeffekttransistoren nutzt. Es bleibt jedoch weitgehend die gleiche Sandy-Bridge-Architektur, zumindest was die Prozessorkerne angeht, denn dort werden nur Detailoptimierungen durchgeführt. Die integrierte Grafik unterstützt hingegen erstmals DirectX 11, OpenGL 3.1 (OpenGL 4.0 seit den 9.17.10.2729 Beta-Treibern)[4] und OpenCL. Zudem ist sie deutlich leistungsfähiger und bekommt ihren eigenen L3-Cache.[5]

Der Nachfolger von Ivy Bridge erschien im Jahr 2013 und trägt den Codenamen Haswell.

Siehe auch[Bearbeiten]

Weblinks[Bearbeiten]

Einzelnachweise[Bearbeiten]

  1. ark.intel.com: [1]
  2. computerbase.de: IDF: Roadmap mit Penryn, Nehalem, Gesher, Nachricht vom 27. September 2006, abgerufen am 19. Mai 2010
  3. computerbase.de: IDF: „Gesher“ heißt jetzt „Sandy Bridge“, Nachricht vom 17. April 2007, abgerufen am 19. Mai 2010
  4. geeks3d.com: Intel HD Graphics Driver v2729 with OpenGL 4 Support and New OpenGL Extensions!, Nachricht vom 6. Mai 2012, abgerufen am 25. Mai 2012
  5. ht4u.net: Intels "Ivy Bridge" im ausführlichen Test: Neuerungen rund um die iGPU, Test vom 23. April 2012, abgerufen am 23. April 2012