Intel-Nehalem-Mikroarchitektur

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Die Nehalem-Mikroarchitektur im Blockdiagramm.

Die Intel-Nehalem-Mikroarchitektur ist eine von Intel entwickelte Mikroarchitektur. Sie basiert teilweise auf der Intel-Core-Mikroarchitektur und löste diese im Jahr 2010 ab. Prozessoren auf Basis der Nehalem-Architektur sind die ersten Intel-Prozessoren mit integriertem Speichercontroller. Die erste Version der Nehalem-Architektur ist als High-End-CPU (Bloomfield) für Desktop-PCs als Core i7 für den Sockel 1366 (X58) im November 2008 auf den Markt gekommen.

Sie wurde 2011 durch die Intel-Sandy-Bridge-Mikroarchitektur ersetzt.

Der Name dieser Mikroarchitektur geht auf eine kleine Küstenstadt namens Nehalem in Oregon zurück.[1][2]

Technisches[Bearbeiten]

Eine Hauptneuerung dieser Architektur ist, dass der Front Side Bus (FSB), der bei Vorgängern die Verbindung zwischen Prozessor und Chipsatz herstellte, einer Punkt-zu-Punkt-Verbindung namens QuickPath Interconnect (QPI) gewichen ist, die auf hohen Durchsatz und Skalierbarkeit ausgelegt ist – ähnlich dem Umstieg AMDs auf HyperTransport fünf Jahre vorher. Eine weitere wichtige Neuerung, ebenfalls ähnlich wie bei AMD, ist die Anbindung des Arbeitsspeichers über einen integrierten Speichercontroller. Durch diese direkte Verbindung kann der Prozessor mit deutlich geringerer Latenz auf den Speicher zugreifen. Diese beiden Maßnahmen schaffen den bis dato vorhandenen Flaschenhals der Core-Prozessoren ab, der durch den FSB gegeben war. Allerdings sind dadurch neue Sockel nötig.

Es wird zusätzlich Simultaneous Multithreading (SMT) implementiert, welches bereits in Pentium-4-Prozessoren unter dem Namen Hyper-Threading zum Einsatz kam. Die neue Umsetzung generiert deutlich mehr Leistung, auch weil die Ressourcen pro Thread durch das vierfach superskalare Design im Gegensatz zum dreifach superskalaren Design des Pentium 4 gestiegen sind. Mit Intels SMT kann der Prozessor mit vier Kernen maximal acht Threads gleichzeitig abarbeiten.[3] Der Nutzen bei einem Vierkerner war bei Desktop-Anwendungen jedoch fraglich, da nur bei speziell hierauf optimierter Software derart viele leistungsrelevante Threads zugleich ablaufen. Bisher leiden auch „normale“ Quadcores daran, von den wenigsten Programmen ausgenutzt zu werden und daher, bedingt durch einen geringeren Takt pro Kern, in den Anwendungen teilweise langsamer als Dualcore-Modelle zu sein. Im Server-Bereich machen sich dagegen mehrere – reale oder virtuelle – Prozessoren tendenziell eher nützlich, da häufiger eine Anzahl von Requests parallel zu verarbeiten ist.

Gegenüber seinen Vorgängern weist die Nehalem-Architektur eine dreistufige Cache-Hierarchie ähnlich der des AMD Phenom auf: Jeder Kern besitzt neben einem exklusiven L1-Cache auch einen eigenen 256 KiB großen L2-Cache, während sich alle Kerne einen gemeinsamen L3-Cache teilen, der bis zu 8 MiB groß ist. Dies ist effektiv weniger als die zuletzt bis zu 6 MiB für je zwei Kerne beim Core 2, jedoch ist der Nutzen derart großer Caches fraglich; in diesem Punkt abgespeckte Versionen des Core 2 verloren oft nur minimal an Leistung. Letzterer ist ein Inklusivcache, d. h. er beinhaltet stets auch alle Daten, die in L1- oder L2-Caches abgelegt sind. Damit wird das Cachekohärenzprotokoll vereinfacht und Snooping-Traffic verringert. Die L1- und L2-Caches bestehen im Gegensatz zu den Vorgängerprozessoren nicht mehr aus gewöhnlichen 6T-SRAM-, sondern aus 8T-SRAM-Zellen, wodurch sich Intel Ersparnisse beim Energiebedarf erhofft.[4]

Die Power Control Unit (PCU), eine Art Koprozessor für die Energieverwaltung des Prozessors, und neuartige Leistungsgatterschaltungen sollen für eine Optimierung des Energiehaushaltes sorgen.[5] Dadurch soll zum einen die Leistungsaufnahme in jeder Lastsituation minimal gehalten werden, andererseits wird damit der so genannte Turbo Mode[6] implementiert, bei dem der Prozessor bei entsprechender Schwach-Threaded-Last automatisch etwas höher getaktet wird, wenn es der Energiehaushalt des Prozessors zulässt. Konkret heißt das: Wenn zwei physische Kerne unbenutzt sind und die TDP nicht überschritten wird, werden die in Benutzung befindlichen Kerne um mindestens eine Multiplikatorstufe höher getaktet. Arbeitet gar nur ein Kern, fällt die Taktfrequenzsteigerung des arbeitenden Kerns noch größer aus. Die nicht aktiven Kerne werden heruntergetaktet.[7]

Zu den weiteren Neuerungen gehört eine weitere Ausbaustufe der Streaming SIMD Extensions, SSE4.2, und dass alle vier Prozessorkerne auf einem Die untergebracht sind.

Westmere[Bearbeiten]

Unter dem Namen „Westmere“ fertigt Intel seit Ende 2009 die Nehalem-Mikroarchitektur auf 32 nm geschrumpfter Strukturgröße. Die ersten Halbleiter-Chips dieser Art sind die Dual-Core-Prozessoren der Bezeichnung Clarkdale. Im Gegensatz zu Vierkernern auf der Nehalem-Architektur entfällt bei diesen Prozessoren wieder die Neuerung des integrierten Speichercontrollers, stattdessen wird dieser wieder auf einem anderen Chip untergebracht. Die Kommunikation erfolgt aber nicht wieder über FSB, sondern über QPI, was aber nicht zu besseren Latenzen bei Speicherzugriffen im Vergleich zur FSB-Anbindung führt.[8] Einen Geschwindigkeitsvorteil gegenüber den Dual-Cores auf der Core-Architektur erfahren die neuen Westmere-Dual-Cores lediglich durch Simultaneous Multithreading (SMT). Mit deaktiviertem SMT ist die Leistung pro Takt daher ähnlich der älteren Core-Architektur.[9] Mit SMT verhalten sich die neuen Dual-Cores mit vierfach superskalaren Kerndesign ähnlich wie die Tricore-Modelle mit dreifach superskalaren Kerndesign bei Benchmarks mit unterschiedlich stark gethreadeter Software.

Im ersten Halbjahr 2010 wurden auch Sechskerner und Vierkerner auf Basis des Gulftowns vorgestellt. Diese Westmere CPUs unterscheiden sich in der Architektur nicht von Bloomfield-CPUs – lediglich die Fertigung wurde auf den 32-nm-Prozess umgestellt. Somit sind zusätzliche Kerne und mehr Cache innerhalb gleicher TDP-Grenzen möglich. Des Weiteren wurden – wie schon bei den Dual-Core-Westmere-CPUs – sieben zusätzliche Instruktionen hinzugefügt, sechs davon widmen sich dem Thema AES-Verschlüsselung. Der größere L3-Cache hat zudem etwas größere Latenzen als der Vorgänger.[10]

Siehe auch[Bearbeiten]

Weblinks[Bearbeiten]

Einzelnachweise[Bearbeiten]

  1. King Ian: Intel's new faster chip right on AMD's heels. The Seattle Times. 20. Oktober 2008. Abgerufen am 21. Januar 2011.
  2. George Jones: IAMD vs Intel: The future of desktop CPUs. PC Advisor UK. 9. Februar 2008. Abgerufen am 21. Januar 2011.
  3. Allround-PC.com: Intel Core i7 – Die Details kurz vor der Markteinführung, Nachricht vom 4. November 2008
  4. Nehalem - Everything You Need to Know about Intel's New Architecture. AnandTech. S. 9 (Artikel über die Nehalem-Architektur).
  5. Nehalem - Everything You Need to Know about Intel's New Architecture. AnandTech. S. 12 (Artikel über die Nehalem-Architektur).
  6. Andreas Stiller: IDF: Nehalem mit Turbo-Modus Heise online. 20. August 2008.
  7. Christof Windeck: Intel Core i7 jetzt im Handel. Heise online. 17. November 2008.
  8. AnandTech: The Clarkdale Review: Intel's Core i5 661, i3 540 & i3 530, Testbericht vom 4. Januar 2010.
  9. ComputerBase: Test: Intel Core i3-530/540 und Core i5-661, Testbericht vom 4. Januar 2010.
  10. AnandTech: A 12MB L3 Cache: 50% Larger, 14% Higher Latency, Testbericht vom 11. März 2010.